如何制作纳秒计数器？

解答动态

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  您最便宜的解决方案将取决于您的时间成本，元件和电路板的调试时间。
  在这种情况下，您最好的解决方案是使用100兆赫计数器从易趣的150
  美元https://www.ebay.ca/itm/AGILENT-HP-5316B-HIGH-PERFORMANCE-FREQUENCY-COUNTER-100-MHz-LOOK-REF-330G/193032320482？hash=item2cf19f75e2:g:O8UAAOSws3ldSDHf
  
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  （基本上是+/-100ns）。
  那么，像ATTINY2313这样的廉价8位微可以在20M下计时，那么你只需在输入捕获模式下使用它的定时器，就可以在脉冲的每一端获得+/-25ns的精度，达到+/-50ns的精度（模时钟抖动和不精确性，所以使用好的时钟晶体）75ns的精度应该是可能的。
  
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  你改变了很多要求！用纳秒来测量是很困难的。测量精度为+100ns的东西真的不是。一个10MHz的计数器工作得很好，如果你想确定的话，可以使用20兆赫。
  任何现代32位微（投资：2欧元…）都有定时器/捕获单元，可以为你做到这一点。
  你已经从一个需要自己的硬件设计的问题变成了一个连最便宜的STM32评估板都可以开箱即用的问题：这很好地说明了需求工程。
  
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  我认为这里最现实的方法可能还有一点棘手的：第一个总之，你必须意识到你的信号有一个相当高的带宽，假设你的脉冲上升时间需要相当陡，甚至获得所需的定时精度（例如，如果你的上升时间是40纳秒，然后在1ns的边缘不会发生太大的电压差，最微小的噪声和组件温度变化会使测量偏离目标精度）。
  这意味着您的电路板设计需要具有宽带意识，这基本上意味着您需要将其设计为高速逻辑或射频电路板，有适当的缓冲器/放大器、匹配的记录道、匹配的输入和输出等等。
  假设你把模拟端整理好了，大多数逻辑仍然太慢，无法计算那么快，而且大多数离散逻辑也太小，无法计算10亿纳秒！因此，我认为这可以归结为“滥用”FPGA上的快速输入，以降低工作速度方法：使用用FPGA实现高速SERDES。莱迪思公司的ECP5系列或许可以。得到一个2.5gb/s或更高的SERDES，用它来采样你的信号在千兆每秒，转换成10位单位，这样你的计数可以发生在一个更容易的100m，并在FPGA做计数。对于信号变化的10位符号，您只需在这10位中找到第一个变化的位，就可以用纳秒计算出来精确。使用一种具有宽并行总线（例如，N位宽）的FPGA，在这种FPGA中，您可以在N个步进到N-1纳秒的时间内对不同输入之间人为增加的偏差进行编程。进纸（匹配长度！）将相同的信号发送到所有N个输入端，每N纳秒采样一次。 我认为第一种方法更简单。在这两种情况下，您都需要购买一块FPGA评估板来跨越最初的硬件设计障碍。这个速率排除了所有常用的逻辑系列，如74XX、CD4XXX等。即使是“高速”系列也远远不够快。
  这就让ECL（发射极耦合逻辑）成为下一步。这些都是相当昂贵，并使用大量的权力，但当你需要，你使用它们。例如，有一个半导体上MC100EP016AFAG，这是一个ECL 8位上/下计数器。它的数据表是这里：
  ON半导体ECL 8位计数器2 从70摄氏度时1.3GHz的时钟可以看出：
  
  当然，你不能把其中一个放进一个试验板，期望它以这样的速度工作。你需要非常仔细地遵循射频设计规则。
  祝你好运，因为这肯定是一个具有挑战性的项目，但我相信你会在这个过程中学到很多东西。
  
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  因为你暗示10纳秒分辨率是可以接受的，一个50或100兆赫的定时器可以建立与10K或100K ECL，或肖特基TTL（74Sxx或74ASxx）。
  您需要一个精确的100兆赫振荡器来为计数器计时。
  请注意，在您的频率下，显示器的更新速度将比眼睛能够感知的快得多。
  
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